通信機器におけるTVSダイオードのレイアウト設計で注意すべき点は何ですか?

一、物理的な位置レイアウトの正確な制御
1. 保護ノードと干渉源間の空間結合の最適化
TVS ダイオードは、信号線と USB インターフェイス、イーサネット ポート、アンテナ コネクタなどの外部インターフェイスとの間の交差領域に配置する必要があります。特定の種類の産業用ルータを例にとると、その RJ45 インターフェイスの TVS 保護モジュールは、PCB 配線に結合する前に ESD パルスをクランプする PHY チップの信号ピンから 8 mm 以内にあります。このレイアウト戦略により、クランプ電圧に対する寄生インダクタンスの影響を軽減できます。実験データによれば、TVSとインターフェース間の距離を20mmから5mmに短くすると、クランプ電圧の変動振幅を40%低減できることがわかりました。
2. 保護ユニットのクラスタ展開
HDMI 2.1 や PCIe 5.0 などの高速信号インターフェースでは、差動ペア保護を実現するためにマルチチャンネル TVS アレイが必要です。- 5G 基地局の設計事例では、PCB に入る差動信号線の 10 mm 範囲内に 4 チャネル TVS チップを配置し、3D 電磁シミュレーションと組み合わせてルーティング トポロジを最適化することで、チャネル間クロストークが -60dB 未満に低減されることが示されています。このレイアウトにより、コモンモード干渉からディファレンシャルモード信号への変換を効果的に抑制できます。
3. 保護レベルの立体的構成
多層 PCB 設計では、「インターフェース保護層エリア保護層コア保護層」の 3 レベルの保護システムを確立する必要があります。-データセンター スイッチの設計はこのアーキテクチャを採用しています。SMD パッケージの TVS がインターフェイス層に展開され、PTH パッケージの高出力 TVS が電源プレーンにセットアップされ、低容量 TVS アレイが CPU コア領域に構成されます。この多層保護により、IEC 61000-4-5 8/20 μ s 6kV サージ テストに合格する機器の成功率が 99.7% に向上します。
２、電気接続設計の標準化実施
1. 接地方式の差別化処理
TVS の接地経路は、「近接独立低抵抗」の原則に従う必要があります。特定の車両通信モジュールの設計では、TVS 接地ピンが 4 つのスルーホールを通じて内側の GND 銅箔に直接接続され、幅 0.5 mm の短い銅ストリップと組み合わされて、接地インピーダンスが 3m Ω 以下に低減されています。金属ケースを備えたデバイスの場合は、デジタル アースとのループの形成を避けるために、TVS アース ピンが独立したワイヤを介してケーシングのアース柱に接続される「スター型アース」構造を使用することをお勧めします。
2. 信号回路の完全性保証
差動信号保護では、TVS の接地ピンが信号のリターン パスと最小限のループ領域を形成することを保証する必要があります。 10Gbpsの光モジュール設計は、差動ペアの直下にTVSチップを配置し、厚さ0.2mmの内側GNDプレーンを通じて信号リターンを実現する「コプレーナ導波路+TVS保護」構造を採用しています。シミュレーション結果は、このレイアウトが差動インピーダンスの変動を±5%以内に制御し、アイダイアグラムのマージンを15%増加させることを示しています。
3. 保護ネットワークの冗長設計
重要な信号チャネルについては、「主保護 + 補助保護」の二重保護機構を採用することをお勧めします。特定の衛星通信端末は、RF フロントエンドにメイン TVS アレイを配置し、ミキサー入力に補助 TVS を追加するように設計されており、この 2 つは磁気ビーズによって電気的に絶縁されています。-この設計により、デバイスは IEC 61000-4-2 ± 15kV の接触放電を受けた場合でもエラー率 10 ^ -12 を維持します。
3、シグナルインテグリティ保証の技術的実装
1. 寄生パラメータの微調整された制御
TVS パッケージング パラメータは信号品質に大きな影響を与えます。高速 ADC 回路の設計を比較すると、0402 パッケージ TVS (寄生インダクタンス約 0.5nH) を使用すると、0603 パッケージ (寄生インダクタンス 1.2nH) と比較して S21 パラメータが 2dB 増加することがわかります。 GHz レベルの信号の場合、DFN や QFN などの低インダクタンス パッケージを使用し、3D 電磁場シミュレーションを通じてパッド レイアウトを最適化し、寄生パラメータを許容範囲内に制御することをお勧めします。
2. 保護ネットワークのインピーダンス整合
高速デジタル インターフェースでは、TVS 保護ネットワークは伝送線とのインピーダンス整合を実現する必要があります。{0} PCIe 4.0 インターフェイス設計は、「TVS+直列抵抗」のマッチング方式を採用しており、抵抗値を調整することで保護ノードのインピーダンスを 120 Ω から 100 Ω± 5% に低減します。時間領域の反射テストでは、この設計により信号のオーバーシュートが 30% 減少し、アイの高さが 25% 増加することが示されています。
3. 熱設計の共同最適化
TVS の過渡的な電力損失により、温度が大幅に上昇し、保護性能に影響を与えます。高出力 TVS モジュールの設計には、「銅基板 + サーマルビア」放熱構造が採用されています。直径0.3mmのサーマルビアアレイ(穴間隔1.5mm)をチップの下に配置することにより、ジャンクション温度が20度低下します。マルチチャネル保護アプリケーションの場合は、熱結合による性能低下を防ぐために「千鳥配置 + 熱分離溝」設計を採用することをお勧めします。
4、典型的なアプリケーションシナリオのレイアウトパラダイム
1. 電源ポート保護レイアウト
AC-DC 変換回路では、TVS は整流器ブリッジの後、フィルタ コンデンサの前に配置する必要があります。ある通信電源設計では「π-型フィルタリング+TVS」構造を採用しており、入力端に並列接続されたTVSとX/Yコンデンサにより多層保護を実現しています。テストデータは、このレイアウトによりコモンモード干渉抑制率が 30dB、ディファレンシャルモード干渉抑制率が 25dB 増加することを示しています。
2. RF フロントエンド保護のレイアウト-
5G NR基地局の場合、TVSを低雑音増幅器（LNA）の前に展開し、「リミッター+TVS」のハイブリッド保護方式を採用する必要があります。マクロ基地局の設計では、TVS チップがアンテナ ポートの 15mm 後方に配置され、リミッターを使用して -10dBm ～ +25dBm の動的保護範囲を達成していることが示されています。受信感度の劣化を0.5dB以内に抑えた設計です。
3. 高速デジタル インターフェース保護のレイアウト-
100G イーサネット インターフェイスでは、TVS 保護をリタイマーと組み合わせて設計する必要があります。データセンタースイッチ設計は「TVSアレイ+コモンモードチョーク」構造を採用し、リタイマーの入力にTVSを配置し、チョークコイルのインダクタンスを調整(100nH@100MHz)することで、保護とシグナルインテグリティのバランスを実現しました。テストの結果、この設計ではエラー率が常に 10 ^ -15 未満に維持されることが示されました。
5、検証と最適化の方法論
1. シミュレーション検証システム
SPICE回路シミュレーション、3D電磁シミュレーション、熱シミュレーションからなる多次元検証プラットフォームを構築します。通信モジュール設計は、Ansys HFSS シミュレーションを通じて TVS レイアウトに合わせて最適化され、ESD 保護効率が 40% 向上しました。 Cadence Sigrity シミュレーションを通じて信号の整合性を検証し、アイ ダイアグラム テンプレートの 100% の合格率を保証します。
2. テストと検証のプロセス
「実験室テスト + 現場テスト」の二重検証メカニズムを開発します。-実験室試験では IEC 61000-4 シリーズ規格をカバーする必要があり、現場試験では複雑な電磁環境における保護性能の検証に重点を置く必要があります。ある鉄道交通通信装置は、代表的な 10 駅での実際のテストを通じて 2000 セットを超える ESD イベント データを収集し、保護計画を継続的に最適化しました。
3. 故障モード分析
TVS 障害データベースを確立し、開回路、短絡、漏電などの障害モードの根本原因分析を実施します。ある事例では、TVS パッドのクラックによる故障率が 35% を占めています。 PCB スタックの設計とはんだ付けプロセスを最適化することにより、このタイプの故障率は 0.5% 未満に減少しました。
https://www.trrsemicon.com/transistor/voltage-regulators/surface-mount-超高速-高速-リカバリ-rectifier.html